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ADSP-BF561 
JTAG Test and Emulation Port Timing
Table 31 and Figure 28 describe JTAG port operations.
Table 31. JTAG Port Timing
Parameter
Min
Max
Unit
Timing Parameters
t TCK
t STAP
t HTAP
t SSYS
t HSYS
t TRSTW
TCK Period
TDI, TMS Setup Before TCK High
TDI, TMS Hold After TCK High
System Inputs Setup Before TCK High 1
System Inputs Hold After TCK High 1
TRST Pulse Width 2 (Measured in TCK Cycles)
20
4
4
4
5
4
ns
ns
ns
ns
ns
TCK
Switching Characteristics
t DTDO
TDO Delay from TCK Low
10
ns
t DSYS
System Outputs Delay After TCK Low 3
0
12
ns
1
2
3
System Inputs= DATA31–0, ARDY, PF47–0, PPI0CLK, PPI1CLK, RSCLK0–1, RFS0–1, DR0PRI, DR0SEC, TSCLK0–1, TFS0–1, DR1PRI, DR1SEC, MOSI, MISO, SCK, RX,
RESET, NMI0, NMI1, BMODE1–0, BR, and PPIxD7–0.
50 MHz maximum
System Outputs = DATA31–0, ADDR25–2, ABE3–0, AOE, ARE, AWE, AMS3–0, SRAS, S CAS , SWE, SCKE, CLKOUT, SA10, SMS3–0, PF47–0, RSCLK0–1, RFS0–1,
TSCLK0–1, TFS0–1, DT0PRI, DT0SEC, DT1PRI, DT1SEC, MOSI, MISO, SCK, TX, BG, BGH, and PPIxD7–0.
t TCK
TCK
TMS
TDI
TDO
t DTDO
t STA P
t SS Y S
t HTA P
t HS Y S
S Y STEM
IN P UTS
t DS Y S
S Y STEM
OUT P UTS
Figure 28. JTAG Port Timing
Rev. E |
Page 40 of 64 |
September 2009
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